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問答題
【論述題】說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。
答案：
靜態(tài)時(shí)序分析是采用窮盡分析方法來提取出整個(gè)電路存在的所有時(shí)序路徑，計(jì)算信號(hào)在這些路徑上的傳播延時(shí)，檢查信號(hào)的建立和保持時(shí)...
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問答題
【論述題】給出某個(gè)一般時(shí)序電路的圖，有Tsetup、Tdelay、Tck->q，還有clock的delay，寫出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。
答案：
T+Tclkdealy>Tsetup+Tco+Tdelay；
Thold>Tclkdelay+Tco+Tdel...
Thold>Tclkdelay+Tco+Tdel...
問答題
【論述題】時(shí)鐘周期為T，觸發(fā)器D1的建立時(shí)間最大為T1max，最小為T1min。組合邏輯電路最大延遲為T2max，最小為T2min。問，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間T4應(yīng)滿足什么條件？
答案：
首先說下建立時(shí)間和保持時(shí)間的定義。
建立時(shí)間（setuptime）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)...
建立時(shí)間（setuptime）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)...
